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title: "삼성전자, 3D 적층 트랜지스터 기술 공개"
author: "VibeTimes"
published: "2026-06-17T03:23:07.352Z"
section: "technology"
tags: ["삼성전자", "미국", "3D", "적층", "트랜지스터", "기술", "공개", "VLSI"]
language: "en"
url: "https://vibetimes.co.kr/en/news/cmqhi83cp2gczulddfn27ra55"
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# 삼성전자, 3D 적층 트랜지스터 기술 공개

삼성전자가 반도체 미세공정의 물리적 한계를 극복할 수 있는 차세대 3차원(3D) 적층 트랜지스터 기술을 업계 최초로 구현해 주목받고 있다. 같은 면적에 더 많은 트랜지스터를 배치할 수 있는 구조를 확보할 수 있게 됨에 따라 인공지능(AI)과 고성능컴퓨팅(HPC)용 반도체 경쟁력 강화에 대한 기대감이 커지고 있다. 17일 삼성전자 반도체 뉴스룸에 따르면, 삼성전자 반도체연구소 로직 TD팀은 최근 미국에서 개최된 'VLSI 심포지엄 2026'(반도체 분야 학술대회)에서 최소 크기의 '3차원 적층 전계효과 트랜지스터(3D Stacked FET)' 구현 성과를 발표했다. 이 연구 논문은 1000편이 넘는 제출 논문 중 최고의 평가를 받아 베스트 페이퍼로 선정됐다. 이번 연구의 핵심은 평면 구조에 배열되던 트랜지스터를 수직으로 쌓아 집적도를 높였다는 점이다. 반도체 업계는 그동안 트랜지스터 간 간격을 줄여 성능을 향상시켜 왔지만, 미세화가 진행될수록 전기적 간섭이 발생하는 한계에 놓였다. 삼성전자는 이 같은 난제 해결을 모색하기 위해 트랜지스터를 위아래로 적층하는 구조를 적용했다. 이를 통해 동일 면적에서 차지하는 공간을 절반 수준으로 줄이는데 성공하면서 이론적으로는 집적도를 2배까지 높일 수 있게 됐다. 같은 크기의 웨이퍼에 더 많은 트랜지스터를 배치할 수 있는 기반을 마련한 셈이다. 더욱이 연구팀은 업계 최소 수준인 42나노미터 게이트 간격 구현에도 성공했다. 이는 기존 업계 기

삼성전자는 이 기술을 통해 전력 효율은 2배, 성능은 최대 100%까지 향상될 수 있을 것으로 전망했다. 이는 더 작은 면적에서 낮은 전력으로 더 많은 연산을 처리할 수 있어 차세대 로직 반도체 구현에 적합하다는 분석이다.